Pedro Medina – Diseño e implementación de un procesador RISC-V para su uso en docencia
El trabajo, desarrollado por el alumno Pedro José Medina Sánchez, propone una arquitectura de hardware abierta para facilitar el aprendizaje de microelectrónica en el ámbito universitario.
El Trabajo Fin de Grado (TFG) titulado «Diseño e implementación de un procesador RISC-V para su uso en docencia», realizado por Pedro José Medina Sánchez, fue reconocido durante la quinta edición de los Premios Máquina de Turing. El proyecto obtuvo el premio otorgado por la empresa Ubotica en la categoría de Sistemas Empotrados, así como el galardón al Mejor TFE concedido por la propia Escuela Superior de Informática.
El trabajo, tutorizado por los profesores José Antonio de la Torre las Heras y Fernando Rincón Callé, nace como respuesta a la creciente demanda de profesionales en el sector de los semiconductores en Europa y a la necesidad de reducir la complejidad técnica en la enseñanza de estas materias.
Un enfoque didáctico: Arquitectura Single Cycle
El núcleo del proyecto consiste en el desarrollo de un procesador basado en la arquitectura RISC-V de tipo Single Cycle (ciclo único). A diferencia de los procesadores comerciales diseñados para maximizar el rendimiento, este diseño prioriza la comprensión académica: cada instrucción se ejecuta en un único ciclo de reloj. Esto permite a los estudiantes visualizar y comprender el flujo de datos y el control interno del sistema de manera simplificada, eliminando las barreras de entrada que suelen presentar arquitecturas más complejas.
El sistema implementa el repertorio base de instrucciones de RISC-V, lo que lo convierte en una unidad funcional capaz de ejecutar programas reales. Para su construcción, se ha optado por una estructura jerárquica y modular dentro de un System on Chip (SoC), que incluye:
Arquitectura del SoC
Unidad Central (CPU)
Dividida en bloques funcionales claros como el decodificador, la ALU (Unidad Aritmético Lógica), el banco de registros y la unidad de carga/almacenamiento (LSU).
Memoria Harvard
Siguiendo una arquitectura Harvard, separa físicamente las instrucciones de los datos para facilitar el seguimiento visual del flujo de la información.
Interfaces I/O
Incluye un controlador UART diseñado desde cero para la transmisión serie y un módulo AXI GPIO para la interacción con señales digitales externas.
Interacción real sobre FPGA
Uno de los puntos clave del trabajo es su implementación física sobre una FPGA (en este caso, una Digilent Nexys A7), aunque el diseño es portable a otros modelos. Esta materialización permite que la experiencia educativa no se limite a la simulación teórica.
Gracias a las interfaces implementadas, los estudiantes pueden interactuar con el procesador en tiempo real: cargar programas desde un PC, leer el contenido de la memoria de datos paso a paso o conectar sensores y señales digitales externas. Esto otorga al alumnado la capacidad de trazar el comportamiento de una instrucción desde su entrada hasta su ejecución final, haciendo tangible el funcionamiento interno del hardware.
Base para futuros proyectos
El propio Pedro plantea este diseño como una plataforma abierta. El procesador está concebido para servir de base a futuros Trabajos Fin de Grado y Máster, permitiendo a otros estudiantes ampliar sus capacidades, añadir nuevos periféricos o perfeccionar las unidades de procesamiento, fomentando así un ecosistema docente colaborativo en torno a la tecnología RISC-V en la Escuela.
