Pedro Medina – Progettazione e implementazione di un processore RISC-V per l’uso nella didattica
Il lavoro, sviluppato dallo studente Pedro José Medina Sánchez, propone un'architettura hardware aperta per facilitare l'apprendimento della microelettronica in ambito universitario.
Il Progetto di Laurea Finale (TFG) intitolato "Progettazione e implementazione di un processore RISC-V per l'uso nella didattica", realizzato da Pedro José Medina Sánchez, è stato riconosciuto durante la quinta edizione del Premi Turing MachineIl progetto ha ricevuto il premio conferito dall'azienda Ubotica nella categoria Sistemi Embedded, nonché il premio per il Miglior Progetto di Laurea Finale conferito dalla stessa Scuola Superiore di Informatica.
Il lavoro, supervisionato dagli insegnanti José Antonio de la Torre las Heras y Calle Fernando RincónÈ stato creato in risposta alla crescente domanda di professionisti nel settore dei semiconduttori in Europa e all'esigenza di ridurre la complessità tecnica nell'insegnamento di queste materie.
Un approccio didattico: Architettura a ciclo unico
Il cuore del progetto consiste nello sviluppo di un processore basato sull'architettura RISC-V tipo Ciclo singolo (ciclo singolo). A differenza dei processori commerciali progettati per massimizzare le prestazioni, questo design privilegia la comprensione accademica: ogni istruzione viene eseguita in un singolo ciclo di clock. Ciò consente agli studenti di visualizzare e comprendere il flusso di dati e il controllo interno del sistema in modo semplificato, eliminando le barriere all'ingresso spesso presentate da architetture più complesse.
Il sistema implementa il set di istruzioni RISC-V di base, rendendolo un'unità funzionale in grado di eseguire programmi reali. La sua costruzione impiega una struttura gerarchica e modulare all'interno di un Sistema su chip (SoC), che include:
Architettura SoC
Unità di elaborazione centrale (CPU)
Suddiviso in blocchi funzionali chiari quali il decoder, l'ALU (unità aritmetica logica), la banca di registri e l'unità di caricamento/memorizzazione (LSU).
Memorie di Harvard
Seguendo l'architettura Harvard, separa fisicamente le istruzioni dai dati per facilitare il monitoraggio visivo del flusso di informazioni.
Interfacce I/O
Include un controller UART progettato da zero per la trasmissione seriale e un modulo AXI GPIO per l'interfacciamento con segnali digitali esterni.
Interazione nel mondo reale su FPGA
Uno degli aspetti chiave del lavoro è la sua implementazione fisica su un FPGA (in questo caso, un Digilent Nexys A7), sebbene il design sia adattabile ad altri modelli. Questa versione concreta consente all'esperienza didattica di andare oltre la simulazione teorica.
Grazie alle interfacce implementate, gli studenti possono interagire con il processore in tempo reale: caricando programmi da un PC, leggendo passo dopo passo il contenuto della memoria dati o collegando sensori esterni e segnali digitali. Questo offre agli studenti la possibilità di tracciare il comportamento di un'istruzione dal suo input fino alla sua esecuzione finale, rendendo tangibile il funzionamento interno dell'hardware.
Base per progetti futuri
Pedro stesso immagina questo progetto come una piattaforma aperta. Il processore è pensato per fungere da base per future tesi di laurea triennale e magistrale, consentendo ad altri studenti di ampliarne le capacità, aggiungere nuove periferiche o perfezionare le unità di elaborazione, promuovendo così un ecosistema didattico collaborativo basato sulla tecnologia RISC-V presso la Scuola.
